隨著芯片制造業(yè)面臨提升處理器性能的新挑戰(zhàn)，因不斷增加晶體管密度變得愈發(fā)艱難，企業(yè)開始尋求替代策略，包括架構(gòu)革新、擴(kuò)大單片芯片尺寸、采用多芯片設(shè)計(jì)方案以及發(fā)展如 Cerebras WSE 系列那樣的晶圓級芯片。

近期，中國科學(xué)院計(jì)算技術(shù)研究所的研究人員發(fā)布了一款基于 RISC-V 架構(gòu)的創(chuàng)新性設(shè)計(jì)——一款擁有 256 核心的多芯片組合，并計(jì)劃將其拓展至包含 1,600 核心的單片晶圓規(guī)模芯片。

據(jù) The Next Platform 報(bào)導(dǎo)，中國科學(xué)院計(jì)算技術(shù)研究所的科研團(tuán)隊(duì)在最新一期《基礎(chǔ)研究》期刊上公開了一項(xiàng)成果——名為“浙江大芯片”的256核多芯片計(jì)算平臺。此芯片設(shè)計(jì)由16個(gè)包含16個(gè)RISC-V內(nèi)核的小芯片構(gòu)成，借助片上網(wǎng)絡(luò)實(shí)現(xiàn)傳統(tǒng)SMP方式的資源共享。每個(gè)小芯片備有多種芯片間的互聯(lián)接口，能通過2.5D中介層與鄰近的小芯片相接，有望擴(kuò)展至包含100個(gè)（即1,600個(gè)內(nèi)核）的小芯片 ** 。

據(jù)悉，“浙江大芯片”采納Chiplet架構(gòu)設(shè)計(jì)，并采用了22納米制程技術(shù)。盡管尚未明確在中介層互聯(lián)并在22納米生產(chǎn)節(jié)點(diǎn)上制造出1,600核心組件的具體能耗，但得益于延遲能力的降低，預(yù)期將會顯著改善功耗和性能表現(xiàn)。

文中還探討了光刻技術(shù)和Chiplet架構(gòu)的局限性，同時(shí)指出此類新型架構(gòu)對未來計(jì)算需求所具備的巨大潛力，尤其是在構(gòu)建百億億次超級計(jì)算機(jī)處理器方面，AMD和Intel正積極投入此類技術(shù)研發(fā)。

研究人員提出：“對于當(dāng)前乃至未來的百億億次計(jì)算，我們認(rèn)為分層Chiplet架構(gòu)將成為一種強(qiáng)有力且靈活的解決方案。它由多個(gè)內(nèi)核及帶有分層互連的小芯片組成，在Chiplet內(nèi)部，內(nèi)核間的通訊依賴超低延遲互連，而在小芯片之間，則運(yùn)用高級封裝技術(shù)提供的低延遲互連，這有助于最大程度地降低高擴(kuò)展性系統(tǒng)中的小芯片延遲和NUMA效應(yīng)。”

與此同時(shí)，研究者提醒，采用多級內(nèi)存層次結(jié)構(gòu)可能為這類設(shè)備的編程帶來復(fù)雜性問題。

論文描述：“內(nèi)存層次結(jié)構(gòu)包含了核心內(nèi)存[緩存]、片內(nèi)內(nèi)存和片外內(nèi)存。這三個(gè)層級在內(nèi)存帶寬、延遲、功耗和成本上各有差異。在分層Chiplet架構(gòu)的設(shè)計(jì)概念里，多個(gè)核心通過交叉開關(guān)相連并共享緩存，形成pod結(jié)構(gòu)，多個(gè)pod通過Chiplet內(nèi)網(wǎng)絡(luò)互聯(lián)形成一個(gè)Chiplet，多個(gè)Chiplet再通過Chiplet間網(wǎng)絡(luò)互連后連接到外部存儲器。要充分發(fā)揮這一層次結(jié)構(gòu)的優(yōu)勢，合理利用內(nèi)存帶寬以均衡不同計(jì)算層次的工作負(fù)載，就需要精心設(shè)計(jì)通信網(wǎng)絡(luò)資源，從而確保Chiplet系統(tǒng)協(xié)同執(zhí)行共享內(nèi)存任務(wù)。”

此外，大芯片設(shè)計(jì)亦可結(jié)合光電計(jì)算、近內(nèi)存計(jì)算和3D堆疊內(nèi)存等先進(jìn)技術(shù)。不過，論文并未詳述具體實(shí)施這些技術(shù)的細(xì)節(jié)，也沒有深入討論在設(shè)計(jì)與構(gòu)建如此復(fù)雜的系統(tǒng)時(shí)所面臨的挑戰(zhàn)。